|
 |
В настоящее время проблема функциональной верификации СБИС является проблемой номер один в общем цикле разработки и верификации электронных изделий. По последним данным примерно половина всего инженерного состава, работающего над крупными проектами, занята функциональной верификацией, а временные затраты на нее в общем цикле проектирования выглядят еще более впечатляюще - более 60%.
Анализ текущего состояния проектов СБИС, в том числе систем на кристалле, реализуемых ведущими компаниями, показал, что на сегодняшний день решить проблему функциональной верификации только путем повышения производительности традиционного метода моделирования на уровне RTL не представляется возможным. Исходя из этого компания Mentor Graphics разработала и предложила принципиально новую методологию верификации, которая базируется на следующих основных принципах:
- Планирование системы верификации на этапе определения спецификации системы;
- Верификация архитектурных решений на системном уровне с помощью моделирования на языках высокого уровня C++, SystemC, SystemVerilog с применением моделирования интерфейсов между подсистемами на уровне транзакций (TLM);
- Автоматическая генерация тестбенчей (testbench automation) системного и RTL уровня на языках C++, SystemC, SystemVerilog, TLM, VHDL, Verilog;
- Постепенная детализация блоков до уровня RTL с возможностью моделирования "смешанных" систем, представленных моделями разного уровня абстракции - С++, SystemC, SystemVerilog, VHDL, Verilog, TLM;
- Программно-аппаратная верификация (виртуальное прототипирование), реализующая совместное моделирование программной и аппаратной части проекта, с обязательной поддержкой моделей на языках высокого уровня и моделей транзакций;
- Аппаратная эмуляция (включая внутрисхемную) с возможностью подключения моделей разного уровня абстракции - от SystemC до RTL, а также виртуального прототипа встроенного процессорного ядра;
- Статическая и динамическая формальная верификация проекта по мере его продвижения от системного уровня, до RTL и далее до вентильного уровня;
- Повышение продуктивности верификации на уровне RTL за счет синтеза и моделирования ассертов (assertion-based verification) и оптимизации функционального покрытия (coverage driven verification);
- Преимущественная ориентация на промышленные стандарты в области языков и форматов данных;
- Использование IP-блоков для верификации стандартных подсистем (PCI, USB, AMBA, SCSI и др.).
|
